집적회로

집적회로(集積回路, Integrated Circuit) 또는 칩(chip), 반도체 칩(semiconductor chip), 마이크로칩(microchip)은 반도체에 만든 전자회로의 집합을 말한다.

개요

집적회로는 많은 전자회로 소자가 하나의 기판 위 또는 기판 자체에 분리 불가능한 상태로 결합하여 있는 초소형 구조의 복합적 전자소자 또는 시스템을 말한다. 트랜지스터, 다이오드, 저항, 커패시터 등 복잡한 전자 부품들을 정밀하게 만들어 작은 반도체 속에 하나의 전자회로로 구성해 집어넣은 것이다. 즉, 개개의 반도체를 하나씩 따로따로 사용하지 않고 실리콘의 평면상에 몇천 개 몇만 개를 모아 차곡차곡 쌓아놓은 것이다. ‘모아서 쌓는다’ 즉, 집적한다고 하여 집적회로라는 이름이 붙게 된 것이다. 집적회로는 1958년 미국 텍사스 인스트루먼츠(TI)의 기술자, 잭 킬비(Jack Kilby)에 의해 발명된 것으로, 기술이 발전함에 따라 하나의 반도체에 들어가는 회로의 집적도 SSI, MSI, LSI, VLSI, ULSI 등으로 발전하여 오늘날 첨단 반도체 제품이 등장하게 되었다.

역사

잭 킬비(Jack Kilby)

로버트 노이스(Robert Noyce)

1947년, 미국 통신 회사 AT&T(American Telephone & Telegraph)의 중앙연구소인 벨 연구소 연구원들은 반도체 격자구조의 조각에 도체 선(전기가 흐르는데 사용되는 선)을 접촉하면 전기 신호가 증폭한다는 사실을 발견했다. 당시에는 증폭기라는 이름으로 불리다가 나중에 트랜지스터로 부르게 되었다. 트랜지스터가 발명된 후 전자기기들은 훨씬 더 복잡하고 정교해졌다. 다양한 크기의 수많은 부품이 회로를 만드는 데 사용돼 점점 더 회로가 빽빽해졌으며 시간과 제조 비용이 많이 소요되었다. 미군 통신부대가 착수한 마이크로모듈 프로그램은 전자기기를 소형화시키게 위한 소형 부품 블록을 만들었지만, 여전히 주요 문제가 해결된 것은 아니었다. 텍사스 인스트루먼츠에 근무했던 잭 킬비(Jack Kilby)는 1958년 입사할 당시 마이크로모듈 프로젝트를 미군 통신부대와 함께 수행하고 있었다. 입사한 지 얼마 되지 않아 킬비는 더 나은 해결책을 찾아냈다. 축전지 및 저항기와 같은 수동 부품들이 트랜지스터와 같은 능동 부품과 같은 반도체 물질로 만들어질 수 있게 됨에 따라, 이러한 부품들을 한 번의 공정으로 제조하는 것이 가능하다는 사실을 알게 되었으며 이를 기반으로 집적회로를 개발하였다. 트랜지스터, 축전지, 세 개의 레지스터로 구성된 킬비의 게르마늄 기반 시제품은 세계 최초의 집적회로였으며 해당 특허는 1959년 2월에 인가되었다. 그 사이 페어차일드 반도체 제조회사의 설립자이자 훗날 인텔(Intel)을 설립한 로버트 노이스(Robert Noyce)는 단위 회로에 관해 연구하던 중 부품을 회로에 직접 결합하는 아이디어를 구상해 집적회로 개발에 크게 공헌하였다. 집적회로는 최초의 개인용 컴퓨터가 출현하는 데 기반이 되었다.

분류

SSI, MSI, LSI

처음 개발된 집적회로는 트랜지스터 몇 개만 들어가 있었다. 소규모 집적이라는 뜻의 SSI(small-scale integration)라고 불리는 디지털 회로는 수십 개의 트랜지스터만을 포함할 수 있었고 소수의 논리게이트를 구현했다. 예를 들어, 초기 리니어 IC는 2개의 트랜지스터밖에 없었다. 대규모 집적이라는 말은 IBM의 연구원인 롤프 란다우어가 이론적인 개념을 설명할 때 처음 사용했고, 그것에서 SSI나 MSI, VLSI, ULSI가 유래했다. 집적회로의 다음 단계의 발전은 1960년대 후반, 중간 규모의 집적이라는 뜻의 MSI(Middle Scale Integration)라고 불리는 한 칩에 수백 개의 트랜지스터를 포함하는 기기가 소개되면서 일어났다. MSI는 100~1,000개의 트랜지스터를 포함하고, 좀 더 복잡한 기능을 수행하는 인코더(encoder), 디코더(decoder), 카운터(counter), 레지스터(register), 멀티플렉서(multiplexer) 및 디멀티플렉서(demultiplexer), 소형 기억 장치 등의 기능을 포함하는 부류다. MSI 소자는 SSI 소자보다 생산하는데 비용이 조금 더 들지만, 작은 회로 기판과 적은 조립작업으로 더 복잡한 시스템을 구현할 수 있기 때문에, 경제적으로 매력적이었다. 1970년대 중반, 한 칩에 수만 개의 트랜지스터를 포함하는 LSI가 MSI와 같은 이유로 개발되었다. LSI는 메모리 등과 같이 하나의 칩에 1,000~10,000개에 이르는 등가 게이트를 포함하는 부류이다. 1 Kb 램이나 계산기 칩, 세계 최초의 마이크로프로세서 같은 1970년대 꽤 많이 생산되었던 집적회로들은 4천 개 이하의 트랜지스터를 포함했다. 만 개에 가까운 트랜지스터를 포함한 LSI 회로는 1974년쯤에 컴퓨터의 메인메모리와 2세대 마이크로프로세서에 쓰이기 위해 생산되기 시작했다.

VLSI

VLSI(Very Large Scale Integration)는 발전과정의 마지막 단계인 1980년대 시작해서 지금까지 이어지고 있다. VLSI는 10,000~1,000,000개의 트랜지스터를 포함하는 대규모 칩이다, 대형 마이크로프로세서, 단일 칩 마이크로프로세서(single-chip microprocessor) 등을 포함한다. 이 발전은 1980년대 초기 수십만 개의 트랜지스터로 시작해서 2009년 수십억 개의 트랜지스터를 넘어서 발전하고 있다. 이 정도로 조밀성을 높이기 위해서는 여러 단계의 발전이 필요하다. 생산기업들은 수율을 유지하면서 더 많은 트랜지스터를 포함하는 칩을 만들 수 있도록 세밀한 설계와 깨끗한 생산시설을 추구했다. 공정 향상은 ITRS(International Technology Roadmap for Semiconductor, 국제 반도체 기술 로드맵)로 요약할 수 있다. 설계 도구는 이런 설계를 합리적인 시간에 끝낼 수 있도록 발전했다. CMOS는 에너지 면에서 더 효율적이기 때문에, 전력 소비의 증가를 피하면서 NMOS(N-channel metal oxide semiconductor, N형 금속 산화막 반도체)와 PMOS(P-channel metal oxide semiconductor, P형 금속 산화막 반도체)를 대체했다. 1986년에 백만 개가 넘는 트랜지스터를 포함하는 최초의 1Mb 크기의 랩이 소개되었다. 1989년 마이크로프로세서 칩에는 백만 개가 넘는 트랜지스터가 들어갔고, 2005년에는 십억 개의 트랜지스터가 들어갔다. 기술의 발전은 조금도 수그러들지 않고, 2007년에는 수백억 개의 메모리 트랜지스터가 들어간 칩이 개발되었다.

ULSI, WSI, SOC

복잡성이 더욱 커진 것을 반영하는 ULSI(Ultra-Large-Scale Integration)는 백만 개가 넘는 트랜지스터를 포함하는 초대규모 집적회로을 의미한다. 트랜지스터를 1,000,000개 이상 포함하고, 인텔의 80486이나 펜티엄이 ULSI에 해당한다. VLSI와 ULSI를 정확하게 구분하기는 어렵다. 웨이퍼 규모 집적은 한 개의 "슈퍼 칩"을 만들기 위해 전체 실리콘 웨이퍼를 사용하는 매우 큰 집적회로를 만드는 것을 의미한다. WSI(Wafer-Scale Integration)는 큰 규모와 줄어든 패키징을 통해 특히 병렬 슈퍼컴퓨터 같은 일부 시스템에서 매우 급격히 비용을 줄였다. WSI라는 이름은 WSI가 개발되었을 때의 기술의 발전단계인 VLSI에서 유래되었다. SOC(System-On-a-Chip)는 컴퓨터나 다른 시스템에 필요한 모든 소자가 한 개의 칩에 포함된 집적회로이다. 이런 기기의 설계는 매우 복잡하고 비용이 들며, 한 조각의 실리콘에 모든 이질적인 소자들을 포함시키는 것은 특정 소자의 효율성을 희생시킬 수도 있다. 하지만 이런 결점들은 적은 제조 비용과 조립 비용, 상당히 줄어든 전력 소모로 상쇄될 수 있다. 소자들 간의 모든 신호가 한 개의 실리콘에서 교환되기 때문에, 훨씬 적은 전력이 필요하다. 3차원 집적회로는 한 개의 회로에 수직과 수평으로 집적된 2개 이상의 활성 전자 소자의 층이 있다. 층간의 통신은 한 개의 실리콘에서 일어나는 신호를 이용하며 결과적으로 전력 소모가 분리된 동일한 회로보다 더 적게 든다. 짧은 수직 회로 선을 이용하는 것은 더 빠른 작동을 위해 전체 회로 선의 길이를 상당히 줄일 수 있다.

제조공정

기본적으로는 실리콘 웨이퍼의 표면에 산화물 절연층으로 덮은 것에 레지스트층을 두고, 마스크를 통해 노광(露光)한 다음 에칭, 이온 주입 또는 확산 등의 공정을 거쳐 기능 층을 형성한다. 다시 레지스트층을 두고 각 마스킹 층마다 위와 같은 프로세스를 반복하여 최종 칩을 완성한다.

웨이퍼 제조

웨이퍼는 실리콘(Si), 갈륨 아세나이드(GaAs) 등을 성장시켜 얻은 단결정 기둥을 적당한 지름으로 얇게 썬 원판모양의 판을 의미한다. 대부분의 웨이퍼는 모래에서 추출한 규소, 즉 실리콘으로 만듭니다. 실리콘은 지구상에 풍부하기 때문에 안정적으로 얻을 수 있는 재료이고, 또한 독성이 없어 환경적으로도 매우 우수하다.

잉곳 제조

모래에서 추출한 실리콘을 반도체 재료로 사용하기 위해서는 순도를 높이는 정제 과정이 필요하다. 실리콘 원료를 뜨거운 열로 녹여 고순도의 실리콘 용액을 만들고 이것을 결정 성장시켜 굳히는 것이다. 이렇게 만들어진 실리콘 기둥을 잉곳(Ingot)이라고 부른다. 수 나노미터(nm)의 미세한 공정을 다루는 반도체용 잉곳은 실리콘 잉곳 중에서도 초고순도의 잉곳을 사용한다.

잉곳 절단

둥근 팽이 모양의 잉곳을 원판형의 웨이퍼로 만들기 위해서는 다이아몬드 톱을 이용해 균일한 두께로 얇게 써는 작업이 필요하다. 잉곳의 지름이 웨이퍼의 크기를 결정해 150mm(6인치), 200mm(8인치), 300mm(12인치) 등의 웨이퍼가 된다. 웨이퍼 두께가 얇을수록 제조 원가가 줄어들며, 지름이 클수록 한번에 생산할 수 있는 반도체 칩 수가 증가하기 때문에 웨이퍼의 두께와 크기는 점차 얇고 커지는 추세이다.

웨이퍼 표면 연마

절단된 웨이퍼는 가공을 거쳐 거울처럼 매끄럽게 만들어야 한다. 절단 직후의 웨이퍼는 표면에 흠결이 있고 거칠어 회로의 정밀도에 영향을 미칠 수 있기 때문이다. 그래서 연마액과 연마 장비(Polishing machine)를 통해 웨이퍼 표면을 매끄럽게 갈아낸다.

산화 공정

모래에서 추출한 실리콘을 반도체 집적회로의 원재료로 탄생시키기 위해서는 일련의 정제 과정을 통해 잉곳(Ingot)이라고 불리는 실리콘 기둥을 만든다. 이 실리콘 기둥을 균일한 두께로 절단한 후 연마의 과정을 거쳐 반도체의 기반이 되는 웨이퍼를 만든다. 이렇게 만들어진 얇고 둥근 판 모양의 웨이퍼는 전기가 통하지 않는 부도체 상태이다. 그래서 도체와 부도체의 성격을 모두 가진 ‘반도체’의 성질을 가질 수 있도록 만드는 작업이 필요하다. 이를 위해 웨이퍼 위에 여러 가지 물질을 형성시킨 후 설계된 회로 모양대로 깎고, 다시 물질을 입혀 깎아내는 일이 반복된다. 이 모든 공정의 가장 기초적인 단계가 산화 공정이다. 산화 공정을 거치는 이유는 웨이퍼에 절연막 역할을 하는 산화막(SiO₂)을 형성해 회로와 회로 사이에 누설전류가 흐르는 것을 차단하기 위해서다. 산화막은 또한 이온 주입공정에서 확산 방지막 역할을 하고, 식각공정에서는 필요한 부분이 잘못 식각되는 것을 막는 식각 방지막 역할도 한다. 즉, 산화 공정을 통해 형성된 산화막이 반도체 제조과정에서 든든한 보호막 역할을 한다. 미세한 공정을 다루는 반도체 제조과정에서는 아주 작은 불순물도 집적회로의 전기적 특성에 치명적인 영향을 미치기 때문이다.

웨이퍼에 막을 입히는 산화 공정의 방법에는 열을 통한 열 산화(Thermal Oxidation), 플라즈마 보강 화학적 기상 증착(PECVD), 전기 화학적 양극 처리 등 여러 종류가 있다. 그중 가장 보편적인 방법은 800~1,200℃의 고온에서 얇고 균일한 실리콘 산화막을 형성시키는 열 산화 방법이다. 열 산화 방법은 산화 반응에 사용되는 기체에 따라 건식산화(Dry Oxidation)와 습식산화(Wet Oxidation)로 나뉜다. 건식산화는 순수한 산소만을 이용하기 때문에 산화막 성장 속도가 느려 주로 얇은 막을 형성할 때 쓰이며, 전기적 특성이 좋은 산화물을 만들 수 있다. 습식 산화는 산소와 함께 용해도가 큰 수증기를 함께 사용하기 때문에 산화막 성장 속도가 빠르고 보다 두꺼운 막을 형성할 수 있지만, 건식 산화보다 산화 층의 밀도가 낮다. 보통 동일한 온도와 시간에서 습식산화를 통해 얻은 산화막은 건식산화를 사용한 것보다 약 5~10배 정도 더 두껍다.

포토 공정

포토 공정은 포토 리소그래피(Photo Lithography)를 줄인 단어다. 이 공정은 웨이퍼 위에 회로 패턴이 담긴 마스크 상을 빛을 이용해 비춰 회로를 그리기 때문에 붙여진 이름이다. 여기서 패턴을 형성하는 방법은 흑백 사진을 만들 때 필름에 형성된 상을 인화지에 인화하는 것과 유사하다. 반도체는 집적도가 증가할수록 칩을 구성하는 단위 소자 역시 미세 공정을 사용해 작게 만들어야 한다. 미세 회로 패턴 구현 역시 전적으로 포토 공정에 의해 결정되기 때문에 집적도가 높아질수록 포토 공정 기술 또한 세심하고 높은 수준의 기술을 요구한다.

포토 공정의 첫 번째 순서는 컴퓨터 시스템을 이용해 웨이퍼에 그려 넣을 회로를 설계한다. 전자회로 패턴으로 설계되는 이 도면에 엔지니어들이 설계한 정밀회로를 담으며, 그 정밀도가 반도체의 집적도를 결정한다. 설계된 회로 패턴은 순도가 높은 석영(Quartz)을 가공해서 만든 기판 위에 크로뮴(Cr)으로 미세 회로를 형상화해 포토 마스크(Photo Mask)로 재탄생하게 된다. 마스크(Mask)는 레티클(Reticle)) 라고도 부르는데, 이것은 회로 패턴을 고스란히 담은 필름으로 사진 원판의 기능을 하게 된다. 마스크는 더욱 세밀한 형태화를 위해 반도체 회로보다 크게 제작되며, 렌즈를 이용 빛을 축소해 조사하게 된다. 포토공정은 감광액 도포, 노광, 현상의 세부 공정으로 다시 나누어진다. 감광액(PR) 공정은 웨이퍼 표면에 빛에 민감한 물질인 감광액(PR, Photo Resist)을 골고루 바르는 작업이다. 이 작업은 사진을 현상하는 것과 같이 웨이퍼를 인화지로 만들어준다. 고품질의 미세한 회로 패턴을 얻기 위해서는 감광액 막이 얇고 균일해야 하며 빛에 대한 감도가 높아야 한다. 감광액(PR) 막을 형성해 웨이퍼를 사진 인화지와 비슷한 상태로 만든 후에는 노광장비(Stepper)를 사용해 회로 패턴이 담긴 마스크에 빛을 통과시켜 웨이퍼에 회로를 찍어낸다. 이 과정을 노광(Stepper Exposure)이라고 부른다. 반도체 공정에서의 노광은 빛을 선택적으로 조사하는 과정을 말한다. 포토 공정의 마지막 단계는 현상(Develop)으로 일반 사진을 현상하는 과정과 같다. 이 과정에서 패턴의 형상이 결정되기 때문에 매우 중요하다. 현상(Develop) 공정은 웨이퍼에 현상액을 뿌려 가며 노광 된 영역과 노광 되지 않은 영역을 선택적으로 제거해 회로 패턴을 형성하는 공정이다. 웨이퍼 위에 균일하게 입혀진 감광액(PR)은 빛에 어떻게 반응하는가에 따라 양성(positive) 혹은 음성(negative)로 분류된다. 양성 감광액의 경우 노광 되지 않은 영역을 남기고 음성 감광액의 경우 노광 된 영역만 남겨 사용하게 된다. 현상 공정까지 마치게 되면 각종 측정 장비와 광학 현미경 등을 통해 패턴이 잘 그려졌는지 꼼꼼하게 검사한 후, 이를 통과한 웨이퍼만이 다음 공정 단계로 이동한다.

식각 공정

식각 공정은 나무·금속·돌 등의 면에 형상을 그려 판을 만든 다음, 잉크나 물감을 칠하여 종이나 천에 인쇄하는 방식인 판화 기법의 에칭(Etching)과 비슷한 원리를 가지고 있다. 회화에서 에칭 기법은 산의 화학작용을 방지하는 방식제를 바른 동판을 날카로운 도구를 이용하여 긁어내 동판을 노출하는 과정을 말한다. 이때 동판을 부식액에 넣고, 부식의 진행 정도를 조절하여 그림을 만들어 낸다. 부식과 같은 화학작용을 이용해 이미지를 만드는 판화의 에칭 기법처럼, 반도체 식각 공정도 웨이퍼에 액체 또는 기체의 부식액을 이용해 불필요한 부분을 선택적으로 제거한 후 반도체 회로 패턴을 만든다. 식각 공정은 식각 반응을 일으키는 물질의 상태에 따라 습식과 건식으로 나눈다. 건식 식각은 반응성 기체, 이온 등을 이용해 특정 부위를 제거하는 방법이며, 습식 식각은 용액을 이용해 화학적인 반응을 통해 식각하는 방법이다. 건식은 습식보다 비용이 많이 들고 방법이 까다로운 단점이 있으나, 최근에는 나노 단위로 고집적화되는 반도체 기술 변화에 따라 회로선 폭이 미세해지고 있다. 이에 따라 수율을 높이기 위한 방법으로 습식보다 건식 식각이 확대되고 있다.

증착, 이온주입 공정

증착 공정

사전적 의미로 ‘박막(thin film)’이란 단순한 기계 가공으로는 실현 불가능한 1마이크로미터(μm, 100만 분의 1미터) 이하의 얇은 막을 뜻한다. 웨이퍼 위에 원하는 분자 또는 원자 단위의 박막을 입히는 일련의 과정을 증착(Deposition)이라고 한다. 두께가 워낙 얇아서 웨이퍼 위에 균일하게 박막을 형성하기 위해서는 정교하고 세밀한 기술력이 필요하다. 증착의 방법은 크게 두 가지로 나누어지는데, 물리적 기상 증착 방법(PVD, Physical Vapor Deposition)과 화학적 기상 증착 방법(CVD, Chemical Vapor Deposition)이다. 물리적 기상 증착 방법(PVD)는 금속 박막의 증착에 주로 사용되며 화학반응이 수반되지 않는다. 한편 화학적 기상 증착 방법(CVD)는 가스의 화학반응으로 형성된 입자들을 외부 에너지가 부여된 수증기 형태로 쏘아 증착시키는 방법이다. 물리적 기상 증착 방법과 달리 도체, 부도체, 반도체의 박막증착에 모두 사용될 수 있는 기술이다. 현재 반도체 공정에서는 화학적 기상 증착 방법(CVD)를 주로 사용하고 있다. 화학적 기상 증착 방법(CVD)은 사용하는 외부 에너지에 따라 열 CVD, 플라즈마 CVD, 광 CVD로 세분화된다. 특히 플라즈마 CVD는 저온에서 형성할 수 있고 두께 균일도를 조절할 수 있으며 대량 처리가 가능하다는 장점 때문에 가장 많이 이용되고 있다. 증착 공정을 통해 형성된 박막은 크게 회로 간 전기적인 신호를 연결해주는 금속막(전도)층과 내부 연결 층을 전기적으로 분리하거나 오염원으로부터 차단시켜주는 절연막 층으로 구분된다.

이온주입 공정

전기가 통하는 도체와, 통하지 않는 부도체의 성질을 동시에 가진 반도체에서 이온주입 공정(Ion Implantation)은 실리콘 웨이퍼에 반도체의 생명을 불어넣는 작업이다. 순수한 반도체는 규소로 되어있어 전기가 통하지 않으나 불순물을 넣어줘 전류를 흐르게 하는 전도성을 갖게 되는 것이다. 이때 불순물을 이온이라고 하는데, 이온을 미세한 가스 입자로 만들어 원하는 깊이만큼 웨이퍼 전면에 균일하게 넣어준다. 여기서 불순물로는 15족 원소 인(P), 비소(As), 13족 원소 붕소(B) 등을 사용하게 된다. 15족 원소를 주입하면 n형 반도체가 되고, 13족 원소를 주입하면 p형 반도체가 된다.

금속 배선 공정

금속 배선 공정은 전기가 잘 통하는 금속의 성질을 이용한다. 반도체의 회로 패턴을 따라 금속 선을 이어주는 과정이다. 하지만 금속 배선 공정에 모든 금속을 사용할 수 있는 것은 아니다. 반도체에 들어가는 금속 재료는 알루미늄(Al), 티타늄(Ti), 텅스텐(W) 등이 있다. 그중 알루미늄은 반도체용 금속 배선 재료로 사용되는데 산화막(Silicon Dioxide)과의 부착성이 좋고 가공성이 뛰어나기 때문이다. 하지만 알루미늄은 실리콘과 만나면 서로 섞이려는 성질을 가지고 있으므로 실리콘 웨이퍼의 경우 알루미늄 배선 과정에서 접합 면이 파괴되는 현상이 생길 수 있다. 이러한 현상을 방지하기 위해 알루미늄과 웨이퍼 접합 면 사이에 장벽 역할을 하는 금속을 증착하는데, 이를 베리어 메탈(Barrier Metal)이라고 한다. 이중으로 박막을 형성해 접합 면이 파괴되는 것을 막을 수 있다. 금속 배선 역시 증착을 통해 이루어진다. 금속을 진공 챔버에 넣고 낮은 압력에서 끓이거나 전기적 충격을 주면 금속은 증기 상태가 된다. 이때 웨이퍼를 진공 챔버에 넣으면 얇은 금속 막이 형성된다.

EDS 공정

EDS 공정(Electrical Die Sorting)은 웨이퍼 위에 전자회로를 그리는 금속 배선 공정과 최종적인 제품의 형태를 갖추는 패키지 공정 사이에 진행되며 정품, 불량품을 선별하는 공정이다. 전기적 특성 검사를 통해 개별 칩들이 원하는 품질 수준에 도달했는지를 확인하는 공정으로써 불량 칩들을 선별하는 목적을 하고 있다. 먼저 전기적 특성 검사를 통해 각각의 칩들이 원하는 품질 수준에 도달하는지 점검한다. 그 후 양품 가능 여부를 판단해 수선할 수 있는 칩은 다시 양품으로 만들고, 불가능한 칩은 특정 표시를 통해 불량으로 판정한다. 불량으로 판정된 칩은 이후 공정에서 제외되어 효율을 높일 수 있다. EDS 공정은 크게 4단계로 나눌 수 있다.

ET Test & WBI(Electrical Test & Wafer Burn In)

ET Test(Electrical Test)는 반도체 집적회로(IC) 동작에 필요한 개별소자들(트랜지스터, 저항, 커패시터, 다이오드)에 대해 전기적 직류전압, 전류 특성의 파라미터를 테스트하여 동작 여부를 판별하는 과정이다. 반도체 칩으로 행하는 첫 과정으로 볼 수 있다. 이어지는 WBI공정(Wafer Burn In)은 웨이퍼에 일정 온도의 열을 가한 다음 AC(교류)/DC(직류) 전압을 가해 제품의 결합, 약한 부분 등 잠재적인 불량 요인을 찾아내는 공정이다. 제품의 신뢰성을 효과적으로 향상하는 공정이다.

Hot/Cold Test

Hot/Cold 공정에서는 전기적 신호를 통해 웨이퍼 상의 각각의 칩 중 불량품이 있는지 판정한다. 수선할 수 있는 칩은 수선 공정에서 처리하도록 정보를 저장한다. 이때, 특정 온도에서 정상적으로 동작하는지 판별하기 위해 상온보다 높고 낮은 온도의 테스트가 병행된다.

Repair / Final Test

Repair 공정에서는 Hot/Cold 공정에서 수선 가능으로 판정된 칩들을 수선하고, 수선이 끝나면 Final Test 공정을 통해 수선이 제대로 이루어졌는지 재차 검증하여 양/불량을 최종 판단하는 공정이다.

Inking

Inking 공정은 불량 칩에 특수 잉크를 찍어 맨눈으로도 불량을 식별할 수 있도록 만드는 공정을 의미한다. Hot/Cold Test 공정에서 불량으로 판정된 칩, Final Test 공정에서 재검증 결과 불량으로 처리된 칩, 그리고 웨이퍼에서 완성되지 않은 반도체 칩 등을 구별한다. 과거의 Inking 공정은 불량 칩에 직접 잉크를 찍었으나 현재는 데이터만으로 양/불량을 판별할 수 있도록 처리하고 있다. 이렇게 처리된 불량 칩은 조립 작업을 진행하지 않기 때문에 조립 및 검사 공정에서 사용되는 원부자재, 설비, 시간, 인원 등의 손실 절감 효과가 있다. Inking 공정을 마친 웨이퍼는 건조된 후, QC(Quality Control) 검사를 거쳐 조립공정으로 옮기게 된다.

패키징 공정

전 공정을 통해 완성된 웨이퍼의 반도체 칩은 낱개로 하나하나 잘라내는데, 이렇게 잘린 칩을 베어 칩(bare chip) 또는 다이(die)라고 한다. 그러나 이 상태의 칩은 외부와 전기신호를 주고받을 수 없으며, 외부 충격으로 손상되기 쉽다. 반도체 칩, 즉 집적회로가 기판이나 전자기기에 장착되기 위해선 그에 맞는 포장이 필요하다. 이처럼 반도체 칩이 외부와 신호를 주고받을 수 있도록 길을 만들어주고 다양한 외부 환경으로부터 안전하게 보호받는 형태로 만드는 과정을 ‘패키징(Packaging)’이라고 한다. 패키징 공정은 집적회로와 전자기기를 연결하고 고온, 고습, 화학약품, 진동/충격 등의 외부 환경으로부터 회로를 보호하기 위한 공정이다.

웨이퍼 절단

웨이퍼를 낱개의 칩으로 분리한다. 웨이퍼에는 수백 개의 칩이 촘촘히 배열되어 있고, 각 칩은 스크라이브 라인(Scribe Line)으로 구분되어 있다. 이 스크라이브 라인을 따라 웨이퍼를 다이아몬드 톱이나 레이저 광선을 이용해 절단한다. 웨이퍼 절단 작업은 웨이퍼를 톱질하고 잘라낸다는 의미에서 ‘웨이퍼 소잉(Wafer Sawing)’이나, ‘다이싱(Dicing)’이라 부른다.

칩 접착

절단된 칩들은 리드프레임(Lead Frame) 또는 PCB(Printed Circuit Board) 위에 옮겨진다. 리드프레임은 반도체 칩과 외부 회로 간 전기신호를 전달하고, 외부 환경으로부터 칩을 보호, 지지해주는 골격 역할을 한다.

금선 연결

반도체의 전기적 특성을 위해 기판 위에 올려진 반도체 칩의 접점과 기판의 접점을 가는 금선을 사용하여 연결하는 공정을 와이어본딩(Wire Bonding)이라고 한다. 전통적인 와이어본딩 방식 외에 반도체의 속도를 향상하기 위해 칩의 회로와 기판을 직접 볼 형태의 돌기(Bump)로 연결하는 패키징 방식도 있는데요. 플립 칩(Flip Chip) 패키지라고 불리는 이 기술은 와이어본딩보다 전기 저항이 작고 속도가 빠르며, 작은 폼 팩터(Form Factor) 구현을 가능하게 한다. 돌기의 소재로는 주로 금(Au) 또는 땜납(Solder, 주석/납/은 화합물)이 사용된다.

성형(Molding) 공정

성형(Molding) 공정은 열, 습기 등의 물리적인 환경으로부터 반도체 집적회로를 보호하고, 원하는 형태의 패키지로 만들기 위한 공정을 의미한다. 금선 연결까지 끝난 반도체 칩을 화학 수지로 밀봉하는 공정을 거치면 최종적인 반도체가 만들어진다.

참고자료

• 〈집적 회로〉, 《위키백과》
• 〈죽기 전에 꼭 알아야 할 세상을 바꾼 발명품 1001 집적 회로〉, 《네이버 지식백과》
• 〈집적 회로 제조 공정〉, 《네이버 지식백과》
• 〈(반도체 용어 사전) 집적회로(IC)〉, 《삼성전자》
• 삼성반도체이야기, 〈반도체 8대 공정 (1) 반도체 집적회로의 핵심재료, 웨이퍼의 재료 및 제조 공정〉, 《네이버 블로그》, 2014-06-10
• 삼성반도체이야기, 〈반도체 8대 공정 (2) 불순물 침투로부터 실리콘 표면을 보호하는 산화공정〉, 《네이버 블로그》, 2014-06-11
• 〈(반도체 8대 공정) 3탄, 전자산업의 혁명! 집적회로〉, 《삼성전자》, 2017-07-19
• 〈(반도체 8대 공정) 4탄, 웨이퍼에 회로를 그려 넣는 포토공정〉, 《삼성전자》, 2017-09-22
• 〈(반도체 8대 공정) 5탄, 반도체 회로패턴의 완성 ‘식각 공정’〉, 《삼성전자》, 2018-01-04
• 〈(반도체 8대 공정) 6탄, 반도체에 전기적 특성을 입히다! 증착&이온주입 공정〉, 《삼성전자》, 2018-02-22
• 〈(반도체 8대 공정) 7탄, 전기가 통하는 길을 만드는 ‘금속 배선 공정’〉, 《삼성전자》, 2018-03-19
• 〈(반도체 8대 공정) 8탄, 완벽한 반도체로 태어나기 위한 첫 번째 테스트 ‘EDS공정’〉, 《삼성전자》, 2018-05-09
• 〈(반도체 8대 공정) 9탄, 외부환경으로부터 반도체를 보호하는 패키징 (Packaging) 공정〉, 《삼성전자》, 2018-10-12

같이 보기

• 반도체
• 전자회로

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